内存屏障的硬件原理: 从 Store Buffer 到 ARM DMB/DSB/ISB
内存屏障是无锁编程的基础，但多数文章停留在 acquire/release 的用法上，没有解释 CPU 为什么重排序。本文从 Store Buffer、Invalidation Queue 和 MESI 三个机制出发，推导四种屏障类型的由来，并详解 ARM DMB/DSB/ISB 三条指令的语义。
内存屏障是无锁编程的基础，但多数文章停留在 acquire/release 的用法上，没有解释 CPU 为什么重排序。本文从 Store Buffer、Invalidation Queue 和 MESI 三个机制出发，推导四种屏障类型的由来，并详解 ARM DMB/DSB/ISB 三条指令的语义。